Evaluating the impact of dynamic binary translation systems on hardware cache performance
ieeexplore.ieee.org/document/4636098
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本文对执行专注于程序检测（例如 DynamoRIO 和 Pin）的 DBT 时的指令/跟踪缓存和微架构的其他结构的性能进行了详尽的分析
我们直接访问硬件性能计数器来确定实际的缓存未命中计数。其次，我们使用模拟来分析翻译应用程序的空间局部性
icache 未命中计数实际上增加了 2 倍以上
L2 缓存和 L1 数据缓存的性能下降要低得多，甚至与本机应用程序持平
由于 DBT 本身添加的指令造成的，并且这些额外的指令超过了代码缓存中展示的任何可能的空间局部性优势
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